戴尔技术公司正在通过针对AMD最新的Epyc（罗马）微处理器的评估计划不断扩大，从而进一步涉足基于AMD的系统市场。戴尔在最近的博客中（AMD罗马–是否代表真正的架构和HPC初始性能）发布了罗马的早期基准数据，并介绍了其在奥斯汀使用的64台服务器，基于罗马的PowerEdge C6525集群Minerva。的HPC和AI创新实验室。
该博客的作者Garima Kochhar，Deepthi Cherlopalle和Joshua Weage写道：“ Rome系列的第一个博客将讨论Rome处理器体系结构，如何针对HPC性能进行调整，并介绍初始的微基准性能。随后的博客将介绍CFD，CAE，分子动力学，天气模拟和其他应用程序领域的应用程序性能。
“基于罗马的服务器的初始性能研究表明，我们第一组HPC基准测试的预期性能。当配置BIOS以获得最佳性能时，BIOS调整非常重要，并且我们的BIOS HPC工作负载配置文件中提供了调整选项，可以在工厂进行配置或使用Dell EMC系统管理实用程序进行设置。在 HPC和AI创新实验室 有一个新的64-服务器设在罗马的PowerEdge集群密涅瓦。观看此空间，了解随后的博客，这些博客描述了有关我们新Minerva集群的应用程序性能研究。”
此次评估并引起人们对其Minerva集群的关注，似乎表明戴尔在AMD系列微处理器上的赌注不断增强。该博客主要关注罗马的I / O带宽和灵活的NUMA配置。运行STREAM和HPL基准。
如博客中所述：“ Rome处理器中的四个逻辑象限允许将CPU划分为不同的NUMA域。每个套接字或NPS将此设置称为NUMA。
- NPS1表示Rome CPU是单个NUMA域，插槽中的所有内核以及该NUMA域中的所有内存。内存在八个内存通道之间交错。插槽上的所有PCIe设备都属于这个NUMA域
- NPS2将CPU划分为两个NUMA域，每个NUMA域中插槽的一半内核和一半存储通道。内存在每个NUMA域中的四个内存通道之间交错
- NPS4将CPU划分为四个NUMA域。每个象限在此处是一个NUMA域，并且存储器跨每个象限中的两个存储通道交错。PCIe设备将位于套接字上四个NUMA域之一中，具体取决于IO裸片的哪个象限具有该设备的PCIe根
- 并非所有CPU都能支持所有NPS设置”
博客作者说：“建议将NPS4用于HPC，因为它有望提供最佳的内存带宽，最低的内存延迟，而且我们的应用程序倾向于NUMA。如果没有NPS4，我们建议使用CPU型号支持的最高NPS-NPS2甚至NPS1
以下是有关STREAM性能的博客摘录，其中包含一些数字：
“罗马的内存带宽测试如图6所示，这些测试以NPS4模式运行。当在表1中列出的四个CPU型号上使用服务器中的所有内核时，我们在双插槽PowerEdge C6525上测量了约270-300 GB / s的内存带宽。当每个CCX仅使用一个内核时，系统内存带宽将比所有内核测量的带宽高约9-17％。
“大多数HPC工作负载要么完全订阅系统中的所有核心，要么HPC中心以高吞吐量模式运行，每台服务器上都有多个作业。因此，全核心内存带宽是系统内存带宽和每核心内存带宽能力的更准确表示。
图6还绘制了在上一代EPYC Naples平台上测得的内存带宽，该平台还支持每个插槽八个内存通道，但运行速度为2667 MT / s。Rome平台提供的内存总带宽比那不勒斯好5％至19％，这主要是由于3200 MT / s的内存更快。即使每个插槽使用64c，Rome系统也可以提供高达2 GB / s /核的速度。”
罗马在HPL （Linpack的便携式版本）上也表现出色。博客指出：
“罗马微体系结构可以淘汰16 DP FLOP /周期，是那不勒斯的两倍，后者是8 FLOPS /周期。罗马得出的理论峰值FLOPS是那不勒斯的4倍，增强的浮点运算能力是2倍，核心数增加了一倍（64c vs 32c）。图10绘制了我们测试的四种Rome CPU模型的测得的HPL结果，以及我们先前从那不勒斯系统获得的结果。Rome HPL效率表示为图表上条形上方的百分比值，而对于较低的TDP CPU型号则较高。
测试以“功率确定性”模式运行，在64个配置相同的服务器上测得的性能变化约为5％，因此此处的结果处于该性能范围内。
“接下来执行了多节点HPL测试，结果如图11所示。在64节点规模下，EPYC 7452的HPL效率仍保持在90％以上，但是效率从102％下降到97％并回落到99％尚需进一步评估。”
链接到戴尔博客：https : //www.dell.com/support/article/bb/en/bbbsdt1/sln319015/amd-rome-is-it-for-real-architecture-and-initial-hpc-performance?lang = en
